落幕.....

全部的面試都已結束

告一段落......等待結果

期末考到來.....

又是一個寒假的開始!

第五步→依照電路圖寫出多腳位程式

module top;

wire a,b,c;

wire sum1,sum2,c_out;

system_clock #100 clock1(a);

system_clock #50 clock1(b);

system_clock #25 clock1(c);

Add_1 myAdd1(sum1,sum2,c_out,a,b,c);

endmodule

module Add_1(sum1,sum2,c_out,a,b,c);

input a,b,c;

output sum1,sum2,c_out;and (sum1,a,~c);

and (sum2,~a,b,c);

or (c_out,sum1,sum2);

endmodule

module system_clock(clk);

parameter PERIOD=100;

output clk;

reg clk;

initialclk=0;

alwaysbegin#(PERIOD/2)clk=~clk;

#(PERIOD-PERIOD/2)clk=~clk;

end

always@(posedge clk)if($time>1000)#(PERIOD-1)$stop;

endmodule

第四步→畫出電路圖

第三步

第二步→化簡

第一步→畫出卡諾圖

題目

Verilog程式應用(步驟四)

Verilog程式應用(步驟三)

Verilog程式應用(步驟二)

Verilog程式應用(步驟一)

Maxplus2使用方法(5)

(15)

(14)

(13)

Maxplus2使用方法(4)

(12)

(11)

(10)

Maxplus2使用方法(3)

(9)

(8)

(7)

Maxplus2使用方法(2)

(6)

(5)

(4)

Maxplus2使用方法(1)

(3)

(2)

(1)

和春盃+昏倒

今天要去看和春盃

恩~計程車的錢很貴= =

感覺有被騙的感覺

我的手機阿~~~離家出走了

快回來阿~~~= =

到底掉在哪裡拉~~我要暈倒了我

真的是太衰了.....一整個都傻眼了我

><~

又一個偉大的日子 Part2

今天很偉大~沒錯

要考孔子的儒家精選

恩~~~孔子要幫我才行v.v

今天也是另外一個有意義的地方~

那就是今天很偉大

偉大的今天要考試

哇~~~真是太棒了= =''

我大厲害了~哈哈

^^

恩~不錯的今天

是很好的日子

今天是偉大的節日阿

通通都偉大了^^Y

恩恩恩~~~春假start

好冷v.v

數位邏輯設計

第2次上課啦
第一次上課時，老師說了很多現在產業界的情況。
讓我也了解到許多現在最新的科技技術。很有趣的一堂課!!!